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CSR自動生成ツールRgGen

[2025年2月発売号 掲載] CPUや機能ブロックが持つ制御レジスタの実装作業は,似ているものの微妙に違う記述が大量に続くので,非常に面倒で時間がかかります.オープンソースとして開発されているRgGenは制御レジスタ生成ツールです.読み書き…

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Overview of Remote Direct Memory Access

SystemVerilogベースのHDL Veryl

[2025年2月発売号掲載]  Verylはオープンソースとして開発されているハードウェア記述言語です.SystemVerilogの代替言語としてFPGAやASICの開発に幅広く使われることを目指しています.Verylはトランスパイラであり,…

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