生成AIの急速な発展により，FPGAの設計現場にも大きな変革期が訪れており，RTL（Register Transfer Level）コードの生成，テストベンチの作成，デバッグ支援などにおいて開発効率の向上が期待できます．本稿 ではSystemVerilogによるTCP/IPオフロード・エンジンを開発します．構想から設計，実装，シミュレーショ ン，実機検証までの一連のプロセスを通じて，生成AIをFPGA設計に活用する実践的な手法を紹介します．