生成AI×FPGA!TCP/IPスタック&HTTPサーバの開発

 生成AIの急速な発展により,FPGAの設計現場にも大きな変革期が訪れており,RTL(Register Transfer Level)コードの生成,テストベンチの作成,デバッグ支援などにおいて開発効率の向上が期待できます.本稿 ではSystemVerilogによるTCP/IPオフロード・エンジンを開発します.構想から設計,実装,シミュレーショ ン,実機検証までの一連のプロセスを通じて,生成AIをFPGA設計に活用する実践的な手法を紹介します.

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 ハード・マクロCPUでサッ!TCP通信の高速化実験

 FPGAは,低遅延で処理できるという特徴を生かしてTCP通信の高速化を図れます.ただし,パケット処理の全てを回路で 行うのは難易度が高いため,プロトコル・スタックの一部の処理をオフロードすることも行われています.FPGAは新しいプロ トコルに対応しやすいということもあり,NIC(Network Interface Card)側でより多くの処理を行うスマートNICに使われま すが,比較的高価なことが多いようです.本稿では実験しやすい安価なFPGAボードを使って通信処理の構成方法を探ります.

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