SystemVerilogベースのHDL Veryl

［2025年2月発売号掲載］

　Verylはオープンソースとして開発されているハードウェア記述言語です．SystemVerilogの代替言語としてFPGAやASICの開発に幅広く使われることを目指しています．Verylはトランスパイラであり，独自の構文で記述したRTLコードをSystemVerilogに変換します．本稿ではVerylの特徴や実装技術について紹介します．

・SystemVerilogとの対比でみるVerylの構文

・Verylの実装概要

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