TangNano 9K用ボード サポート・ページ
32/64ビットRISC-Vプロセッサ・コアのサプライヤである台湾のアンデス・テクノロジー・コーポレーションは,同社のAndesCore A25 RISC-V CPU IPとAE350ペリフェラル・サブシステムが,中国のGOWIN Semi…
FPGAを利用したアプリケーションでは,整数演算あるいは固定小数点数演算が一般的でした.しかし,昨今はニューラル・ネットワークのアプリケーションが増え,それに伴いFPGAでも浮動小数点数を扱う必要性が高まってきています.本稿ではRISC-Vコアのペリフェラルとして浮動小数点数演算モジュールを配置し,ソフトウェアからアクセスする方法を解説します.
完全なハードウェア・ロジックとして実装されたオープンソースのTCP/IPプロトコルスタックを使って,Alvel U250でイーサネット通信を実験します.ネットワーク機能を実際に動作させ,ネットワークのパケットを解析してみることで,性能と実装の完成度を見てみます. 簡易的なHTTPサーバを実装することで,TCP/IPスタックを使用したネットワーク機能の実現方法を解説します. We will implement the open source TCP/IP core EasyNet on the FPGA, and we will try 100Gb Ethernet communication using the Ulveo U250.
LSIの開発や製造過程において,回路に混入する危険が指摘されているハードウェアトロイを紹介します. It has been pointed out that there is a possibility that elements unintended by the designer may be mixed into the hardware design. Following the example of software Trojan horses, these Trojans are called hardware Trojans.
SoCとしてRZ/V2Lを搭載するシングル・ボード・コンピュータ(SBC)RZBoardと,そのSoCに内蔵された特徴的なプロセッサDRPを紹介します. In FPGAs, the one of elements in a circuit is gate level, while DRP has a coarse-grained building block. Therefore, the amount of configuration information is small, and it is easy to perform dynamic loading (application switching). The RZ/V2L has a Cortex-A55, Cortex-M33, and DRP. DRP can be offloaded image processing from the CPU.